지식저장(큐레이팅+내 생각)

1. 반전증폭기(inverting Amplifier) ; 입력과 출력의 부호가 반대라서, 반전증폭기 -> 입력 v1가 (-)단자에 연결되어 있다. 2. 이상적인 연산증폭기(OP Amp)로 구성한 경우 2.1 전압증폭률(Av = 출력/입력) - 전류를 먼저 보자(오른쪽 회로) - I1이 IB[ (-)단자]로 흐르지 않는다.(가상접지) -> I1 = I2 -> I1/R1 = I2/R2 반전증폭기 전류관계 - 위의 전류관계를 이용하면, Vo/Vi를 구할 수 있다. 전압증폭률, 반전이므로 저항의 비에 (-)가 붙는다. 2.2 입력저항 - Vi에서 바라본 저항 = R1이다.(가상접지) 2.3 반전증폭기 등가회로 위의 1단원에서 구한 입출력 관계. 즉, 증폭률, 입력저항을 이용해 등가회로를 그려보자. -> Av =..

1. diode 2. transistor 에 이은 3번째 소자, 3. OP Amp 0. keyword : 이상적인 연산증폭기, 가상단락, 가상접지, 반전, 비반전, 전압플로어, 차동증폭기, 계측증폭기, 적분기, 증폭기, 정밀 반파 정류기, 주파수특성, 파라미터, 고장진단. 1.1 용도 : 선형 및 비선형 아날로그 회로에 폭넓게 사용 AC,DC 신호증폭기/ 임피던스 매칭용 버퍼/ 전류-전압 변환기 적분기/ 정밀 전류기/ 아날로그 필터/ 발진기 => 아날로그에서 가장 많이 쓰는 소자가 아닐까... 1.2 OP Amp(operational amplifier)의 역사 - 1941. 발명 [미국 Bell Lab, 범용 고이득 반전피드백 증폭기] - 1953. 최초 상업용 OP Amp 출시 [GAP/R, 진공관 연..

1. JFET의 DC해석 ; Gate 단자(P+)와 Channel영역(S~D, N채널)이 PN접합을 형성 -> Gate ~ Source 사이에는 전류가 흐르지 않아야함. -> 0[V] or 역방향bias 1.1 0[V] bias (영전압 바이어스) Source와 Gate 사이에 0[V]를 걸었다. => Gate로 전류가 흐르지 않아야 하므로. => 순방향 bias가 걸린다면, gate로 전류가 분기되어, drain전류가 아주 작아진다. 1.1.1 ID 포화영역에서 동작을 가정했을 때, 드레인 바이어스 전류. => Id = Idss(1-Vgs/Vgsoff)^2, Vgs=0 => Id = Idss drain bias 전류 1.1.2 VD 위 회로에 KVL적용(for Vds) => Id식과 KVL(for Vd..

주요 도구 : 드레인 전류식, KVL 1. MOSFET Bias 증가형, NMOS를 기준으로 설명한다. 1.1 전압분배 Bias 게이트 전압은 위의 식처럼 R1,R2의 분배로 공급된다. 1.1.1 포화영역에서 동작을 해야되고, 그렇다면 아래식을 만족한다. 1.1.2 그리고 포화영역 동작조건. ; Vds가 유효게이트 전압보다 커야, 채널형성후 Pinch-off효과로 VDS의 영향을 제거할 수 있다. 1.1.3 Drain ~ source에 KVL 1.1.4 위식을 토대로 부하선(Load line) 방정식을 구하면 1.1.5 위의 부하선을 그래프에 표시하면 위와 같은 결과를 얻을 수 있다. 동작점(Q점) 부하선(파란직선)과 교점, VGS를 알고 있어야 결정된다. 1.1.6 천이점(transition point..

1. 증가형 MOSFET의 I-V 특성; 영역구분 1.1 채널 미형성(차단상태) ; 차단영역, Vgs 전류가 흐를 수 없음. 1.2 채널형성(도통상태) ; Vgs > Vtn , drain전압에 따라 비포화/포화의 2가지 영역이 있다. 1.2.1 비포화 영역(non-saturation. or triode) ; 채널형성, 전류 흐르기 시작. -> Vds drain전압이 실질적인 채널전압보다 작으면 평평한 채널이 형성. 1.2.2 포화영역 Vds > Vgs - Vtn drain전압이 실질적인 채널전압보다 큼. -> drain쪽 채널 모양이 찌그러짐(pinch-off) -> 전..

1.1. field effect(전계효과) -> TR에 인가되는 전압이 field(전계)를 형성 -> field의 세기에 의해 전류가 조절(제어)됨. ​ 1.2. FET(field effect TR) -> 입력전압에 의해 TR의 두 단자 사이 전류가 조절되는 소자. ; 그래서 FET가 VCCS(voltage controlled current source) BJT가 CCCS(current controlled current source) 라 물린다. ​ 1.3. 구조에 따라 FET 분류 1.3.1 MOSFET(metal oxide semiconductor field effect TR) -> 금속 - 산화물 - 반도체 FET -> 제어단자가 산화물로 절연 ​ 1.3.2 JFET(junction FET) -> ..

1. 증폭기 특성 비교(CE,CC,CB) 각 증폭기의 소신호 해석 결과. β사용(π 모델) -> base voltage divide R1,R2 사용. 부하저항 없음. Rs는 신호원의 저항. -> 증폭용으로는 CE를 사용, 임피던스 매칭용 buffer는 CC[Av=1], 전류 buffer 는 CB[Ai =1] 2. 설계 예제 2.1 예제1 (CC증폭기, 동작점을 주고 저항을 찾아라) 연립하여 풀면, R1 = 192kΩ, R2 = 686kΩ 2.1. 2 시뮬레이션 2.2 예제 2 CE증폭기 출처 : KOCW. 전자회로. 영남대학교. 김성원 http://contents.kocw.or.kr/contents4/html/2013/Yeungnam/KimSungwon/9-2/default.htm (12분 부터)

1. CB(Common Base, 공통 베이스) 증폭기 -> emitter in, collector out CB증폭기 회로 위의 소신호 등가회로 ; r파라미터 사용 아래 변형회로 ; 보기 불편해서, -> 입력을 왼쪽에 놓고 출력을 오른쪽으로 옮김. 1.1 소신호 등가회로(r파라미터) CB 증폭기 회로의 소신호 등가회로 base접지라 loop가 2개로 나뉜다. 1.1.1 전압이득 Av 구하기. 오른쪽 loop로 부터 출력전압을 구한다. 왼쪽 loop로 부터 Vin을 구한다. [voltage divde] , ie는 옴의법칙. 여기서 re가 매우 작으므로, 근사 1 α는 보통 1에 가깝다. re는 다시 매우 작으므로, 근사 2 1.1.2 전류이득 -> 출력전류; Rc와 RL의 전류 divide. 이미터전류; ..

1. CC(Common Collector, 공통 컬렉터)증폭기 -> base in, emitter out의 구조. 1.1 회로도와 등가회로(r파라미터 사용) 1.1.1 ic = αie 1.1.2 ro가 emitter에 붙어있다. -> Early 효과는 E와 C사이에서 생긴다. 즉, ro는 C와 E사이에 붙어있다. -> CE는 E가 접지이므로 C와 GND사이에 ro가 있었다. -> CC는 C에 VCC가 달려있어서 접지이므로(AC에서 VCC = GND) ro상단이 GND이다. 따라서 E와 GND사이에 ro가 있게 된다. 1.2 소신호 등가회로 분석(r파라미터) 위의 r파라미터 등가회로 1.2.1. Rib(ib에서 본) base에서 본 입력저항은 아래와 같다. base에서 본 입력저항 그리고 관계가 성립하므로..

예제를 꼭 반복해서 풀어보자. 기본프로세스는 몸에 배도록! => 활성모드, IC값 -> 소신호분석(파라미터[gm, rπ, re, ro] , Av, rin rout) 1. CE증폭기 -> emitter : 공통 in : base, out : collector인 증폭기 -> vbe감소 -> ib감소 -> ic증가의 관계 2. 이미터 저항 RE 을 달았을 때. -> β가 바뀌더라도, IC의 변동을 작게 만든다 -> 동작점 안정화 -> self bias와 유사 2.1 등가회로 (ro 무시[Va=∞], collector, emitter 둘 다에 저항이 있으면 분석이 어려워져서) CE증폭기(왼쪽), 등가회로 변환(오른쪽) -> 주요 point : 1. Re 추가, 2. gmvπ => βib 표현변화 ; 같은 값이다..