FET4(JFET의 DC해석, FET의 AC해석)

1. JFET의 DC해석
; Gate 단자(P+)와  Channel영역(S~D, N채널)이 PN접합을 형성
-> Gate ~ Source 사이에는 전류가 흐르지 않아야함.
-> 0[V] or 역방향bias



1.1
 0[V] bias (영전압 바이어스)

 Source와 Gate 사이에 0[V]를 걸었다. 
=> Gate로 전류가 흐르지 않아야 하므로.
=> 순방향 bias가 걸린다면, gate로 전류가 분기되어,
     drain전류가 아주 작아진다.

1.1.1 ID
포화영역에서 동작을 가정했을 때, 드레인 바이어스 전류.
=> Id = Idss(1-Vgs/Vgsoff)^2,  Vgs=0 
=> Id = Idss

drain bias 전류

1.1.2 VD
 위 회로에 KVL적용(for Vds)

=> Id식과 KVL(for Vds)을 이용해 bias값을 찾는다.


1.1.3
예제1

1.1.3.1
ID구하기

1.1.3.2
KVL 적용(for Vds)

1.1.3.3 포화영역 검사.
       Vds > (Vgs-Vgsoff) , Vgs =0

1.1.4
예제 2

1.1.4.1
ID구하기

1.1.4.2
KVL적용(for Vds)

1.1.4.3
포화영역 검사.

만족하지 않는다. 따라서, 포화영역 X 
=> 위의 과정은 다 잘못됨.

1.1.4.4 
비포화영역일 때, 드레인 전류식

Vds,Id는 미지수

1.1.4.5
위의 ID 식 + KVL(for Vds)

id,vds, 식2개, 미지수 2개

연립하여 풀면

비포화영역이므로,

따라서,

1.2

0[V] Self - bias (영전압 자기바이어스)
= 0V바이어스 + source 저항
-> 위의 영전압 바이어스에 저항달아서 Self-bias를 구축했다.
-> 증폭률에 상관없이, 동작점이 일정하다.(안정)
-> 모르면 BJT의 Re, self바이어스 복습하고 와야함.

1.2.1
 KVL적용(for Vgs)

Vgs = -Vs(= Rs의 전압)

1.2.2. 
 포화영역을 가정하고, Id

1.2.3
 KVL적용(for Vds)

=> Id + KVL 2개.


1.3 중간점 바이어스

 1.3.1 
   대부분, FET의 동작점은 포화영역의 중간에 설정하는 것이 최적이다.
따라서, 드레인 전류를 최대 Drain전류의 절반으로 설정.

1.3.2 
  식전개

1.3.3 

중간점에서 VGS

1.3.4 
 예제

1.3.4.1
 KVL적용(gate쪽)

따라서

1.3.4.2
 포화영역에서 동작

 위의 VGS, Id, 식2개, 미지수 2개이므로,

1.3.4.3
 2번째 KVL 적용(drain쪽) + 포화영역 검사.

따라서, 포화영역에서 동작.

1.4 전압분배 자기바이어스(0[V] + Rs + R1)

1.4.1
 역방향 bias  => Gate < Source 
 Gate 전압은,

Source 전압은,

따라서, Vgs는

Vgs와 Id의 관계까지 알 수 있는 식. (= 부하선)

- 부하선(load line)은 BJT에서 했으니, 기억이 안나면 돌아가서 확인할 것.

1.4.2 JFET  동작점의 그래프적 해석.

위의 Vgs식에서, Id=0, Vgs=0을 각각 대입하여, x,y절편을 구한다.

절편 구하기.

=> 동작점 : 전달특성 곡선과 부하선이 만나는 점(point).

1.4.3
예제

1.4.3.1
  R1,R2

Vg = R1,R2의 divide.
Vg,Vd,Id 다 주어졌으므로, 관계식을 이용해
R1,R2를 계산(설계)할 수 있다.

1.4.3.2 
  포화영역 동작.

2. FET의 소신호 등가회로

 2.1 복습
    DC해석은, Id 식과 KVL식 2가지로 구했다.

2.2 MOSFET의 소신호 파라미터

 
2.2.1 전달 컨덕턴스
; Vgs의 변화에 대한, id변화의 비.
즉,             gm = d(id)/d(Vgs) @ Q점.
                         =ΔId/ΔVgs
(BJT에서는 gm= Δ Ic/ΔVbe )

값 구하기. 포화영역에서, Id는 아래의 식과 같으므로,

포화영역 id식

Vgs에 대해 미분하면,

2.2.2 gm(전달컨덕턴스)의 여러가지 표현.
포화영역 Id식에서, Vgs에 관해 고치면,

5.42/5.41은 위의 Vgs미분식을  포화영역 전류식으로 나눈 것이다.

 => 정리, 같은 의미 다른 표현.

2.2.3 
예제1

예제2

=> 예제1의 식을 역산한 것.

2.2.4  Drain 저항
원래, 포화영역에서는, Drain 전압이 증가해도, 전류에 영향이 없다.(평평)
하지만, 실제는 기울기를 갖는다.
이것을, 채널 길이 변조(channel length modulation) 효과라 한다.

 그리고 이때의 기울기를 (1/ro)라고 하고 [BJT의 Early effect 처럼]
 ro를 drain저항으로 명명한다.

2.2.4.1 channel length modulation(채널길이변조)를 반영한
             Id식.

채널 길이 변조 반영

2.2.4.1 drain 저항 
채널길이변조 효과를 1/ro로 나타내면, ro는 아래의 식으로 나온다.

이때, λ = 1/V_A 로 놓으면, 맨 끝의 등호가 완성됨. 
즉, 절편인 V_A를 파라미터로 사용한다.

2.2.4.1 채널길이변조 계수 λ = 1/V_A

  결론, V_A와 λ는 역수이다. 
혹은 V_A = ro Id  <=>  ro λId=1

2.2.5
예제

 

2.3 MOSFET 소신호 등가회로

1. MOSFET의 Gate는 산화막(Oxide)에 의해 절연.
=> Open이다. 전류는 안흐르고, 전압만 걸림.(Vgs)

2.  D~S 사이에 gmVgs만큼 전류가 흐름.
즉, 출력전류 Id는  { 전달컨덕턴스 X 입력전류(Vgs) + Ro에 의한 감소}

BJT와 비교했을 때, rπ가 있냐 없냐의 차이고, 
rπ -> ∞와 같다.

2.4 JFET의 소신호 등가회로
==> 형태는 MOSFET과 동일하다.

차이점 ; id의 식이 다르다. 그래서 gm도 달라진다.
즉, JFET의 id는

채널길이 변조계수 λ는 MOSFET과 동일하다.

2.5 시뮬레이션
2.5.1

Vds - Id

=> Vds값은 항상 (-)이다, JFET이므로...
=> 증가형은 (+)
=> 공핍형은 (+) 되고 (-)도 되고....

=> 영역 경계값 : Vds = Vgs-Vgsoff

Vgs - Id, 포화영역 만의 그래프

0A지점, -3[V] = Vgs off

2.5.2

실제 계산을 한 후, 시뮬레이션 결과와 비교해 보자.


2.6 정리

1. DC해석
1.1 ID+KVL
1.2 포화영역 확인 => 아니라면 비포화영역의 id 적용.

Id의 식이 다르다

2. AC해석

출처 : KOCW. 전자회로. 영남대학교. 김성원
http://contents.kocw.or.kr/contents4/html/2013/Yeungnam/KimSungwon/11-2/default.htm