지식저장(큐레이팅+내 생각)

중요한 point 1. VHDL은 대소문자 구분을 하지 않는다. 모든 프로그래밍 언어를 사용할 때, 가장 중요한 것은. 변수이름을 짓는 것이고, 변수이름 짓기에 많은 비중을 차지하는 것이 대소문자 구분이다 => 컴퓨터 언어를 배울 때는 항상 대소문자 구분 여부를 확인하자. 1. entity와 architecture - 대전제 ; 우리가 모듈을 갖다 쓸 때는, 모듈의 복잡한 회로는 알 필요 없다. => 기능과 입출력만 알면 된다. => 그래서 HDL(hardware description language)도 => 입출력과 내부 회로를 분리했다. - entity는 입출력 - architecture는 내부회로라고 알 면 된다. - 모듈 이름과, 입출력(port)가 몇개 있는지 - entity에서 선언한뒤 - a..

1. Timing dimension - VHDL에서 timing을 다루는 방법이 있다. - after문, wait문 1.1 after 구문은 time delay를 조정할 수 있게 한다. ex) Z New -> Project를 눌러서 추가해준다. - Project Name은 알아서 정해주고 - Default library name은 work으로 자동으로 작성된다 ; 앞에서 배웠듯이, vhdl의 library는 workspace라고 생각하면 된다. 3.3 vhdl 소스코드 파일 추가 - project를 추가한 뒤, 우클릭을 하여 add to project -> new File -> File Name(파일명) 작성하고 -> OK 를 코드 작성파일이 추가된다. 3.4 컴파일(compilation) 프로젝트 파일..

1. behavioral design을 하는 이유. machine point of view your point of view 1.1 가끔은 concurrent statement를 직접, 바로 짤 수 있다. 그러나, 추상화 단계가 높아질 수록 concurrent를 다루기 어렵다. 1.2 그래서 sequential한 동작을 묘사할 방법이 필요하다. => Sequential = 우리의 뇌가 동작하는 방식이므로, => process문이 있다. process문은 sequential 구문의 모음이다. 2. behavioral 동작 표현방법 = Process 문. 2.1. process는 변수'만' 선언한다(signal 아님) - 변수는 process 구문 안에서만 유지된다. - 변수는 구문 밖에서 보이지 않느다. ..

5.3.2 디자인 스타일 3가지 1. Structural design 2. Dataflow design 3. Behavioral design 5.3.4 Dataflow design 1. concurrent 문에 대한 보충설명 1.1 디지털 회로를 data의 흐름과, 회로 안의 동작으로 표현하는 방법. 1.2 signal 할당 구문 ; signal에 값을 할당하는 방법 Signal-assignment statement 1.2.1 signal 할당 예시 ex) Prime-number detector signal assignment with conditonal assignment 1.3 Select 문(select statement) ; signal assign 하는 다른 방법 signal assignment..

5.3.2 디자인 스타일 3가지 1. Structural design 2. Dataflow design 3. Behavioral design 5.3.3 구조적 디자인(Structural design) 5.3.3.1. component 구문(component statement) : 정의된 enitity를 초기화 한다. -> 선언방법 선언방법, component - (signal) - end component 5.3.3.2. 인스턴스화(instantiation) - 2.1 portmap 구문 : portmap구문을 통해 instantiation을 한다. - 위키에 따르면, Object를 생성하는 것이 instatiation이다. => instantiation n.Creation of an object (a ..

- 해석한게 많아서, 영어를 병기합니다. 이상한 말 있으면 알려주세요 - 단순 개념 설명은 https://blog.naver.com/jh_h1022/221265629048 HDL(VHDL,Verilog) 1. HDL은 2가지가 있다. IEEE(아이 트리플 E라고 읽는다)의 인증을 받은 것 2가지 1. VHDL 2. ... blog.naver.com 여기에 있습니당 1. 디자인 Tool의 변천 (pencil & ruler) 1. 연필과 자 ; 연필과 자를 이용해서 직접 회로를 그렸다. => 2. 회로도 편집기(schematic editor) ; 손으로 그리던 것을 컴퓨터를 이용해서 그릴 수 있게 되었다. => 3. 하드웨어 표현 언어 (HDL) ; 언어로 coding을 하면, 컴퓨터가 알아서 그리도록 발전..

1. 오프셋전압(Offset Voltage) ; 0V, 0V -> 0V과는 다르게 나오는 전압. 1.1 출력 (DC) 오프셋 전압 : 두 입력이 0인 상태에서, 발생하는 출력 전압(DC) 1.2 입력 (DC) 오프셋 전압 : 출력을 0으로 만들기 위해서, 한 입력에 가해야하는 전압.(반대는 GND) 오프셋 전압에서, 입력은 출력이 , 출력은 입력이 0일때 발생한다. => 오프셋 자체가 DC라서 DC생략해도 됨. 1.3 오프셋 전압(Offset Voltage)가 적분기에 미치는 영향 ; 시간이 지나면 적분기의 출력 Vo는 포화됨. - Vos(입력오프셋)를 입력 => C가 충전 => short됨. - Rf를 달아서, C가 충전되는 것을 방지 - Rf를 통해 Vos/Rf가 흐름. ==> Rf가 작으면 적분기 ..

- 주파수특성 : 소신호 - 슬루율(slew rate) : 대신호 1. 개방루프(Openloop) 주파수 특성 Gain이 점점 떨어진다. 1.1.1 개방루프(Openloop) 차단주파수 fh ; Openloop에서, Gain(증폭률)이 일정할 때, 일정한 범위에서 가장 높은 주파수. 1.1.2 단위 이득 대역폭 ft ; Gain이 1일 때 주파수. (dB = 0 은 Gain 1) 1.1.3 fh(개방루프 차단주파수)와 ft(단위이득 대역폭)의 관계 ; 1* ft = Ao * fh , 즉, (gain*주파수) 는 같다. 1.1.4 주파수 - Gain ; A(s)는 주파수 변화에 따른 Gain의 식. => 이 값에 따르면 , 주파수 10배 증가(dec)에 따라 -20dB 만큼 gain이 감소함. ex) 위의..

1. [반전]적분기(Integrator) : 반전증폭기(-R2 + C) - 출력이 입력신호의 적분형태. - 반전증폭기 R2자리에 C를 넣었다. (저항 1, 캐패시터 1) 1.1 회로분석 - 입력저항 전류 iR = (Vi / R) - 가상접지로 인해 ir = ic - 위의 식을 Vo에 대해 정리하면, 출력은 입력의 적분으로 나타난다. 시간 t(매개변수)에 따라 적분량이 달라진다 - 여기서 RC는 적분 시상수(integral time-constant)라고 한다. - 1.2 입력에 DC성분이 포함될 경우. ; C가 개방루프로 동작하여(= 적분이 안됨) => 출력이 전원전압 근처 -Vmax로 포화됨(입력이 무한대 증폭) 1.2.1 문제해결 C충전 전류를 흘리는 Rf를 병렬로 달아줌. (DC경로 생성) - DC성..

1. 차동증폭기(Difference Amplifier) ; 두 신호(Vi1, Vi2)의 차이를 증폭 => 이전까지는 하나의 입력신호를 사용했다 => OP Amp 자체도 피드백이없으면 포화된다 1.1 해석(이상적인 OP Amp) 이전 포스팅에서 , 이상과 비이상적인 OP Amp의 개루프이득 오차는 0.1% 미만이라고 했다. 그래서 기능을 해석할 때는, 이상적이라고 가정하고 사용해도 무방하다. ; 중첩의 원리를 이용. 1.1.1 Vi1만 고려. Vi2 = 0(GND)일 때. => 반전증폭기의 형태이다. (+)단자가 GND 이므로. 따라서 출력은 1.1.2 Vi2만 고려 Vi1 = 0(GND)일 때. -> Vi2가 R3,R4에 의해 Divide 됨.(V2) -> 결국, (+)단자는 V2라는 전압을 입력받음. ..