지식저장(큐레이팅+내 생각)

3. 병렬문 3.1 프로세스문(process statement) ; 순차적으로 서술할 수 있는 독립 모듈 - 알고리즘 표현 가능 도구 - 외부에서 보면(자체는) 병렬문 - 내부는 순차문. - 여기서 신호 선언 불가. 3.2 동작 - 일종의 무한루프 => 감지리스트 신호 변화에 의해 순차문 수행 3.3 감지리스트 - (process 예약어 다음) or 마지막 순차문 wait문에 위치. 3.4 ex1) process 예약어 다음, sensitivity list 위치. Process(A,B) begin if A>B then Y 가급적 이 코드를 사용할 것. ex2) wait on 다음에 sensitivity list 위치. process begin if A>B then Y 순차문들이 순차적으로 진행하는 것. ..

1. 순차문 & 병렬문 1.1 순차문 : 부프로그램이나 프로세스문의 수행을 위한 알고리즘 서술. -> 순서대로 동작 -> 함수, 프로시저,프로세스문 내부알고리즘 순차문의 종류 -> 대기문, 보고문, 주장문, 지연 메커니즘, 배정문, 프로시저 호출문 if, case, loop, next, exit, return, null 1.2 병렬문 : 회로의 동작이나 구조 서술 병렬문의 종류 -> 프로세스, 블록사이 연결상태 -> 아키텍쳐 내부 부분 -> 각 병렬문은 독립,비동기적 동작.(하드웨어 동작 표현) -> 프로세스문, 블록문, 병렬 프로시저 호출문, 병렬 주장문, 병렬 신호 배정문, 콤포넌트 실체화 문, 생성문, ------------------------------------------------------..

0. VHDL ; VHSIC(Very High Speed Integrated Circuit) Hardware Description Language의 약자 ; 디지털 시스템의 설계, 검증, 구현 관련된 대부분의 기능 제공 1. 개발과정 1.1 - 미국방부의 반도체 집적회로 납품 문제 - 업체별로 서로 다른 HDL 언어를 사용하여 납품 => 회로 재사용, 재생산에 많은 문제 야기 1.2. VHSIC 개발 프로젝트 (1980 ~ 1989) : HDL 표준 언어 개발 - IBM, TI, Intermetrics사 합동 개발팀 - 1985년 VHDL version 7.2 개발 및 공개 - IEEE 표준화 - 1987년 12월 IEEE Standard 1076으로 표준화 1993 2000 2002 2008년 일부 내..

1. Exclusive-OR and Parity circuits 1.1 Exclusive-OR Gates Exclusive-OR (XOR) gate 2-input gate whose output is 1 if exactly one of its inputs is 1 Producing a 1 output if its inputs are different X + Y = X´Y + XY´ (X + Y)´ = XY + X´Y´ Multigate design for 2-input XOR function (a) AND_OR (b) 3-level NAND Equivalent symbols for (a) XOR gates (b) XNOR gates Pinouts of 74x86 SSI XOR gate 1.1.2 XOR ..

1 .Decoders and Encoders Decoder A multiple-input, multiple-output logic circuit Converting a coded input word into a coded output word One-to-one mapping 1.1 Binary Decoders n-bit input code and 1-out-of-2n output code Used to activate exactly one of 2n outputs based on an n-bit input value 3-to-8 binary decoder to decode a Gray code 1.2 Logic Symbols for Larger-Scale Elements ; General guideli..

1. 전체는 부분의 합이다. - 실제 combinational 회로는 너무 복잡하고 크다. ex) 수 많은 in/out, 수백만의 SOP(sum of product)항, 수 억 줄(row)로 된 진리표 => 복잡한 회로도, 부분의 합이라는 사고(구조적사고)를 해야한다. 2. 문서화 표준 ; 디자인이 잘 되었는지, 제작가능한지, 유지되는지 파악하기 위해 만듦. 6가지 문서화 종류가 있다. 2.1 specification(spec) : I/O와 기능에 관한 사항 2.2 Block diagram : 그림으로 묘사 (spec 알기 쉽게) 2.3 schematic diagram: 형식이 정해진 spec ->component, 연결과 접선, IC 종류, 핀번호 ..... 2.4 Timing diagram : 논리적..

1. 사용가능한 문자 1.1 도형문자(graphic code) ; 191개의 도형문자 191개의 도형문자 1.1.1 주 문자 세트 주 문자 세트 1.1.2보조 문자 세트 1.2 포멧 제어 문자(format effector) HT[ =horizontal tab(수평 탭)] , VT[=vertical tab(수직 탭)] , CR[=carriage return(복귀 부호)], LF[=line feed(줄먹임 문자)] FF[=form feed(용지 먹임 문자)] 1.3 주석 -- 기호, /* */, 한글도 컴파일러가 무시한다. 2. 문장 구성 요소 분류 2.1 분리어(seperator) ; 문장 요소들을 서로 분리시키는 역할 -> 공백 문자(space), 포맷 제어 문자(format effector), 라인 종..

중요한 point 1. VHDL은 대소문자 구분을 하지 않는다. 모든 프로그래밍 언어를 사용할 때, 가장 중요한 것은. 변수이름을 짓는 것이고, 변수이름 짓기에 많은 비중을 차지하는 것이 대소문자 구분이다 => 컴퓨터 언어를 배울 때는 항상 대소문자 구분 여부를 확인하자. 1. entity와 architecture - 대전제 ; 우리가 모듈을 갖다 쓸 때는, 모듈의 복잡한 회로는 알 필요 없다. => 기능과 입출력만 알면 된다. => 그래서 HDL(hardware description language)도 => 입출력과 내부 회로를 분리했다. - entity는 입출력 - architecture는 내부회로라고 알 면 된다. - 모듈 이름과, 입출력(port)가 몇개 있는지 - entity에서 선언한뒤 - a..

1. Timing dimension - VHDL에서 timing을 다루는 방법이 있다. - after문, wait문 1.1 after 구문은 time delay를 조정할 수 있게 한다. ex) Z New -> Project를 눌러서 추가해준다. - Project Name은 알아서 정해주고 - Default library name은 work으로 자동으로 작성된다 ; 앞에서 배웠듯이, vhdl의 library는 workspace라고 생각하면 된다. 3.3 vhdl 소스코드 파일 추가 - project를 추가한 뒤, 우클릭을 하여 add to project -> new File -> File Name(파일명) 작성하고 -> OK 를 코드 작성파일이 추가된다. 3.4 컴파일(compilation) 프로젝트 파일..

1. behavioral design을 하는 이유. machine point of view your point of view 1.1 가끔은 concurrent statement를 직접, 바로 짤 수 있다. 그러나, 추상화 단계가 높아질 수록 concurrent를 다루기 어렵다. 1.2 그래서 sequential한 동작을 묘사할 방법이 필요하다. => Sequential = 우리의 뇌가 동작하는 방식이므로, => process문이 있다. process문은 sequential 구문의 모음이다. 2. behavioral 동작 표현방법 = Process 문. 2.1. process는 변수'만' 선언한다(signal 아님) - 변수는 process 구문 안에서만 유지된다. - 변수는 구문 밖에서 보이지 않느다. ..