HDL(VHDL,Verilog)

1. HDL은 2가지가 있다.
IEEE(아이 트리플 E라고 읽는다)의 인증을 받은 것 2가지
1. VHDL
2. Verilog HDL ; 줄여서 verlilog

2. 차이점
   verilog가 더 많이 쓰인다. 문법이 비교적 자유롭기 때문이다.
   VHDL은 엄격한 문법(강력하다고도 표현한다)이어서, 최적화된 회로설계에 적합할 것 같다.(나의생각임)

3. VHDL의 프로그래밍 형태(behavioral, structural)

1) Behavioral modeling :
 기능적, 알고리즘등을 사용해서 기술하는 것.
즉, 인간에게 편하도록 순차적으로 작성하는 것.

ex)
process() - 순차기술문(sequential)
case-when
signal - 병행기술문(concurrent) (?)

2) Structural modeling:
세가지 모델링 중에서 하드웨어에 가장 가까운 표현으로서모든 컴포넌트 뿐만 아니라 이들의 상호연결도를 나타낸다. 즉 레지스터와 버스뿐만 아니라 게이트 수준의 설계를 가능하게 한다.
 즉, pspice같은 것 처럼, 소자들을 연결해서 사용하는 방식이다.

ex) component, port map 

번외;
3) Dataflow modeling: 
신호 및 제어의 흐름과 같은 데이타의 흐름을 나타낸다. 
주로 부울대수, 함수, RTL 또는 연산자(AND, OR 등)를 사용하여 입력으로부터 출력까지의 경로 표현을 위주로 한다. 
Behavioral modeling 단계보다는 하드웨어에 가깝게 기술한다.

 ex) when-else
 with-select-when

참고
https://kin.naver.com/qna/detail.nhn?d1id=1&dirId=10402&docId=65704042&qb=dmhkbCBiZWhhdmlvcmFsIHN0cnVjdHVyYWw=&enc=utf8§ion=kin&rank=1&search_sort=0&spq=0&pid=TXlgSlpVuFRssa0GrtKssssst0h-124413&sid=1SzQmg4zuLffnCvL1fm0Yg%3D%3D [ VHDL 전부가 설명되있음]

http://cafe.naver.com/plduser/240 [강의식으로 VHDL 설명]

 

 http://minimonk.net/7417 [구차니의 잡동사니 모음]