클록형 => 엣지트리거형

클록형 : 클록이 1일 때 입력됨.
           : 레벨 트리거와 같은말이다.(level trigger)
           : 클록값이 1이 되어야, 입력 변수의 값들이 회로(혹은 게이트)에
             입력되어서 동작을 수행한다.

엣지트리거형 : rising, falling edge. 즉, 클록의 상태변화에서만 입력되는 형태이다.
클록이 1->0, 혹은 0->1이 되는 변화의 순간에서만 입력변수의 값들이 회로(혹은 게이트)에 입력된다.

SR FF, D FF, JK FF, T FF 모두 클록형 => 엣지트리거형 으로 만들 수 있다.

1.  
방법 1 : 클록신호(CP)를 펄스전이검출기에 연결하여 그 출력을 사용한다. 

펄스전이검출기
동작 : (CP 와 (CP)'을 AND해서 검출한다)
 원리 :  게이트 통과의 '전파지연'을 이용한다. 1->0으로 변할 때, NOT게이트로 인해 X는 한타이밍 늦게 0->1로 변하여 11의 값을 갖는 순간이 있다. 그리고 이 경우 rising edge를 검출할 수 있다.

2.
 방법 2 : Master Slave(주종) 형태를 이용한다.(주종형이라고도 부른다.)
  Master에는 그냥 CP신호, Slave에는 NOT한 CP'을 클록으로 사용한다.
Master와 Slave의 클록신호가 반대이므로, 
CP = 1 때 먼저 Master FF에 클록이 입력되어 회로가 동작하고
CP = 0 때, Slave FF에 클록이 입력되어 회로가 동작하게 된다. 

회로가 2개 단이 될 뿐이지, 하나로 보면 1개의 FF처럼 동작한다.
차이점은 1->0 때 Slave F-F가 동작하여 출력을 나타내고,

이것이 Falling edge의 동작과 동일한 수행을 나타내게 된다.
CP =1 때, 입력값을 마스터에 저장했다가. CP=0에서 입력 값을 그대로
슬레이브로 넘겨서 출력을 내보낸다고 생각하면 된다. 
그대로 넘기므로 하나의 플립플롭과 같은 동작 인 것이다.

그림이 복잡해보이지만 쫄지말자. 눈이 생기면, 부분부분 쪼개설 볼 수 있다. master와 slaver 각각이 NAND SR래치인 것을 확인 할 수있다. 그리고 CP가 master는 그대로, slave는 NOT되어서 입력되는 것을 볼 수 있다. 이를 통해 1일때, Master에 먼저 입력되고, 0일 때 slave에서 입력되어, 1->0으로 바뀌는 순간. 출력을 얻을 수 있다(falling edge)

 

3. 엣지트리거 사용하는 이유 :
클록펄스의 지속시간이 길어질 수록, F-F가 여러번 동작하여 의도와 다른 결과를 보유할 가능성이 생기기 때문이다. 







펄스전이검출기 그림 출처 : http://forum.falinux.com/zbxe/?mid=hardware&order_type=desc&page=5&sort_index=readed_count&document_srl=565621

MS SR F/F 그림 : http://www.play-hookey.com/digital/sequential/rs_nand_flip-flop.html

 nor MS sr래치를 보고싶다면, 
http://barrywatson.se/dd/dd_sr_flip_flop_master_slave.html