VHDL6. 해석 및 정교화, 표현식

1. 설계부터 시뮬레이션까지의 진행 과정
.1. VHDL 설계 : 설계 파일(design file) 생성
.2. VHDL 해석(analysis) : 중간 양식 생성
- 소프트웨어 언어의 컴파일 과정
- 문법적인 오류 탐색 및 디버깅 정보 제공
.3. 정교화 단계(elaboration phase)
- 계층별로 설계된 모든 엔티티와 아키텍처들의 연결 작업 수행
- 주요 객체들에 대한 저장 공간 할당, 상수와 변수에 대한 초기값 할당
- 제네릭 값, 생성문의 변수들이 모두 초기화
.4. 초기화 단계(initialization phase)
- 신호들에 대한 초기값 할당
- 프로세스를 한 번 실행시킨 후 시뮬레이션 타임을 0으로 설정
.5. 시뮬레이션 단계(simulation phase)

설계부터 시뮬레이션 까지.

2. Expression(표현식)
; 특정 값을 계산해 내는 식의 표현

ex)

2.1 qualified expression(단서 표현식)

표현식의 결과 형(type)을 명시적으로 나타내는 표현식
 기존 표현식의 왼쪽에 형 정보와 `(tick) 기호를 같이 나타냄
 표현식의 형 정보를 제공함으로 식의 모호성을 해결
 bit’(‘0’) 표현 : ‘0’이 character나 std_logic이 아닌 bit 형임을 명시

2.2 static expression(정적 표현식)

시뮬레이션 과정에서 상수로 사용되는 표현식
  일반적인 표현식들은 시뮬레이션 과정에서 값이 변함
 위의 정의에서는 포트 선언 시 정적 표현식이 사용 가능함을 표시

정적 표현식의 구분
 지역 정적 표현식(locally static expression)
-> 해석(analysis) 단계에서 값이 결정되는 표현식
 전역 정적 표현식(globally static expression)
->정교화(elaboration) 단계에서 값이 결정되는 표현식

2.2.1 지역 정적 표현식
 표현식에 사용된 연산자가 VHDL에서 정의한 연산자
 혹은 IEEE 라이브러리에서 정의한 연산자
 피연산자가 해석 단계에서 상수값을 가짐
 지역 정적 표현식에 올 수 있은 피연산자
- Time 형이 아닌 모든 종류의 리터럴
- 지역 정적 상수 선언에 의해서 선언된 상수들
- 제네릭절에서 선언된 지역 정적 상수
- 가명 선언된 지역 정적 상수값
- 실매개변수가 지역 정적 표현식이면서 VHDL 언어나 IEEE 라이브러리
에서 암시적으로 선언된 함수 호출
- 사용자 정의 속성 중에서 값이 지역 정적 상수값을 가지는 경우

2.2.2 전역 정적 표현식
 표현식에 사용된 연산자가 모두 순수 함수인 경우
 피연산자가 정교화 단계에서 상수값을 가짐
 전역 정적 표현식에 올 수 있은 피연산자
- Time 형의 리터럴
- 지역 정적 피연산자
- 제네릭절에서 선언된 전역 정적 상수
- 생성문의 매개 변수
- 전역 정적 상수 선언에 의해서 선언된 상수들
- 가명 선언된 전역 정적 상수값
- 실매개 변수가 전역 정적 표현식인 순수 함수 호출
- 사용자 정의 속성 중에서 값이 전역 정적 상수값을 가지는 경우


출처 :  http://dasan.sejong.ac.kr/~dihan/vhdl.htm